中国科学家的1nm晶体管设计惊艳了全世界：前途一片光明

前不久，我们披露复旦大学信息科学与工程学院周鹏教授，包文忠研究员，万静研究员创新性地提出了硅基二维异质集成叠层晶体管技术。

该技术利用成熟的后端工艺在硅基芯片上集成了一种新的二维材料，利用两者高度匹配的物理特性成功实现了4英寸大规模三维异质集成互补场效应晶体管。

这项技术成果的文章发表在《自然·电子》杂志上，受到广泛关注在此，我们翻译文章全文，供大家参考

介绍

LSI的特征尺寸缩小依赖于新材料，器件架构和工艺流程的不断创新大数据和实时数据的传输逐渐成为信息技术发展的主要趋势

目前，已经提出了巧妙的器件结构，例如鳍式场效应晶体管，全栅和垂直堆叠的叉形和CFET器件减小晶体管的尺寸可以增加集成密度并提高性能其中，CFET架构已被证明比传统互补金属氧化物半导体器件面积减少42—50%，性能提高7%，成本降低12%

因此为摩尔定律进一步延伸到1nm节点以下提供了巨大的应用前景。

最近，英特尔公司报道的3D堆叠GAA n/p—Si纳米带CMOS展示了最先进的Si技术，显示了高集成密度和优异的短沟道控制能力这种3D/3D堆叠CFET架构是硅器件的一大突破

可是，硅基CFET面临许多制造挑战，例如复杂的工艺流程，对热预算的额外要求，源极和漏极的外延生长困难以及电子/空穴迁移率失配和阈值电压调谐的补偿为了通过双金属栅极调整阈值电压，不可避免地需要额外的光刻，蚀刻和沉积工艺，这使得工艺相当复杂

在电子器件中使用二维半导体的研究已经开始从单个器件的工作过渡到ic的开发可是，在将2D系统引入IC行业之前，仍有许多挑战需要解决，包括晶圆级制造，性能匹配，将2D半导体纳入硅互补金属氧化物半导体基IC是一种替代方法，可用于弥合新兴材料和工业应用之间的差距可是，这需要与传统硅技术兼容的2D器件架构和集成方法

在本文中，我们提出了一种异质CFET结构，它结合了晶圆级绝缘体上硅pFET和二硫化钼nFETSOI技术可以自然地抑制短沟道效应，降低寄生电容，具有优良的亚阈值特性，与现代硅工艺完全兼容全耗尽SOI技术已经用于先进的VLSI电路，下至22 nm和14 nm技术节点

另一方面，2D半导体由于其原子厚度，丰富的能带结构和高的表面体积比，在超大规模CMOS，光电和传感器方面显示出良好的潜力MoS2中的电子迁移率与硅中的空穴迁移率相似，因此可以通过化学气相沉积在晶片规模上合成高质量的MoS2，并在低温下转移

我们通过迁移率匹配，堆叠n/p金属栅和引入额外的控制栅来缓解nFET/pFET中电子和空穴之间的迁移率失配。

我们用这种方法创建了一个SOIndashMoS2CFET逆变器在电源电压为3V时的电压增益为142.3，在电源电压为100 mV时的电压增益为1.2，功耗为64 pW我们还开发了SOIndash这种方法的制造潜力通过2CFETS的4英寸制造工艺得到了验证

1.基于SOI的CMOS工艺平台的研究与开发

1.1设备结构

图1a示出了CFET的示意性3D器件结构，其中在SOI中，顶部MoS2用作N沟道，底部P掺杂Si用作P沟道图1b示出了相应的等效电路图

nFET和pFET共享同一个栅极，并且它们的源极通过金属互连相连的pFET和nFET构成一个3D集成CMOS反相器共栅极用作输入端口，nFET和pFET的连接漏极用作输出端口

此外，pFET和nFET的源极分别由电源电压和GND偏置两个晶体管的另一端由电介质层电隔离由于这种3D堆叠结构，可以显著提高集成密度图1c和d分别示出了转移工艺之前的4英寸SOI晶片和4英寸MoS2晶片，它们具有制造的底部pFET阵列

图1e是晶片级MoS2膜转移工艺的示意图，其中整个4英寸MoS2从初始蓝宝石衬底剥离并转移到SOI衬底MoS2的生长需要相当高的温度，但转移过程的温度很低，可以忽略底部Si器件的退化

这种低温转移工艺也与传统硅CMOS工艺流程中的BEOL工艺完全兼容图1f是在光学显微镜下3D堆叠SOI— MoS2和放大CFET单元的制造晶片

图1g示出了CFET的横截面示意图在图1H—J中示出了具有不同放大率的橙色点的矩形区域的相应横截面TEM图像如图1H中的低放大率图像所示，可以观察到堆叠结构，从上到下具有三个暗黑色层，分别对应于nFET的源极，公共栅极和pFET的栅极

图1i示出了图1h中深橙色矩形区域的伪彩色堆叠结构，清楚地示出了nFET和pFET的金属接触区域以及中间公共栅极此外，还可以观察到接触区和两个相连的栅氧化层处的MoS2和Si

图1j示出了图1i中黄色矩形区域的放大图像在nFET接触区，观察到三层具有明显层状结构的二硫化钼图1k中的拉曼光谱显示MoS2的三个特征峰，面内振动模式在381.8 cm—1，面外振动模式在405.0 cm—1，M1模式在450.1 cm—1E2g和A1g之间的频率差约为23.2 cm—1，对应于3L— MoS2，这与TEM表征的结果一致

此外，对于SOI，517.9 cm—1处的拉曼峰归因于结晶Si，这表明SOI衬底中顶部Si的结晶特性。

图1三维叠加CFET示意图及特征a . SOI—MoS2异质3D叠层CFET示意图，mos 2作为nFET的沟道，SOI晶片的顶层p—Si作为pFET的沟道，HfO2作为nFET和pFET的高k介质层中间栅极用作nFET和pFET共享的公共栅极

B.相应的等效电路图C，SOI和d. MoS24英寸晶片的光学图像e .在SOI衬底顶部转移MoS2的晶片级工艺

f，堆叠的CFET晶片的光学图像和MoS2转移后CFET器件的3D放大图像g .中3D堆叠CFET的横截面示意图..堆叠CFET结构的三维横截面扫描透射电子显微镜图像

I .深橙色矩形中堆叠区域的放大伪彩色图像J，以及I. K .中黄色矩形中的放大图像，在nFET通道中获得的几层MoS2的归一化拉曼光谱，以及pFET通道的拉曼峰。

1.2工艺流程和设备准备

SOI pFET的制造使用SOI制造pFET，具有100nm厚的顶部si层和145 nm的box首先，进行光刻和湿法蚀刻以限定有源区和沟道然后，使用BF2离子注入形成有源区的p+掺杂，接着950 ℃，c表示激活

利用有源区上的金属沉积形成源/漏接触，然后在300℃下，以获得更好的接触性能然后，通过ALD沉积20nm的HfO2，通过EBE沉积60nm的Au，以分别形成栅极电介质和栅电极

晶片MoS2的合成典型的CVD工人用来生长单层MoS2通常，4英寸的蓝宝石衬底放置在石英管的下游将MoO3粉末和硫磺粉放置在不同的温度控制区域650度时，和180度，c .分别用氩气作为载气对粉末进行加热，最终在10分钟的硫化时间内在常压下在蓝宝石衬底上获得连续的1L—二硫化钼片

MoS2级晶片的转移晶圆级MoS2单独合成后，CVD 1L— MoS2逐层堆叠，得到特定量的MoS2然后将少量的二硫化钼真空转移到给定的衬底上，分别旋涂在合成的4英寸二硫化钼/蓝宝石衬底上，180℃沉积c，将每层光刻胶背衬3分钟

其次，将热释放带牢固地附着在光致抗蚀剂的表面，并将制备的TRT/光致抗蚀剂/MoS2/蓝宝石样品在室温下浸入去离子水中10分钟。

然后从去离子水中取出样品，从蓝宝石衬底上机械剥离TRT/光刻胶/MoS2层第三，将第一层具有TRT/光刻胶的MoS2堆叠并压在蓝宝石样品上的下一个合成的裸露MoS2的顶部，然后重复上述浸渍和剥离过程，以获得双层MoS2

然后，通过重复第三步，获得具有TRT/光刻胶的三层MoS2第四，通过测量130℃的温度，c .加热30分钟释放TRT，在真空转移室中将带有TRT/光刻胶的三层MoS2转移到目标4英寸SOI衬底上

最后，依次用丙酮和异丙醇洗去MMA/PMMA光刻胶，然后在200℃真空下清洗4英寸3L— MoS2/SOI样品退火2小时以提高转移的MoS2和SOI衬底之间的粘附力

2.器件的电气特性结果。

2.1 soi—mos 2—cfet的电学特性表现出高性能。

在这项工作中，我们测量和表征了制作的器件，并提取了关键参数，包括通态电流，开关比和亚阈值摆幅图2a和b示出了具有相同沟道尺寸的代表性nFET和pFET器件的传输和输出特性，其中沟道宽度和长度分别为10mu和16mum .n型和P型晶体管通过中间的公共栅极表现出极好的可控性

当公共栅极的电压从—4V扫描到+3V时，MoS2nFET的漏极电流在室温下从大约1pA增加到3.43μ，漏极偏置为0.5Va，而SOI pFET来自31.7μ，a降低到45pAnFET和pFET的ION/IOFF电流比分别为3.43×106和7.04倍，105另外，用Y函数法提取场效应迁移率μ，场效应晶体管，nFET和pFET的提取μ，场效应晶体管是33厘米V—1s—1和85 cm

此外，nFET和pFET的亚阈值摆幅分别为160.4mV/dec和147.8mV/dec通过减小栅氧化层和沟道的厚度可以进一步改善SS如图2b中的ID—VD特性所示，两个器件都表现出良好的输出饱和，并伴有合格的跨导，这对进一步提高反相器和电路的增益非常重要，从而提高噪声容限

图2c示出了作为输入电压的函数的CFET逆变器的电压传输特性和相应的电压增益电源电压范围为0.5 V至3.0 V当VIN为低电平时，输出电压高，当VIN增加时VOUT被下拉到低电平，演示了逻辑反相器的功能VDD附近的高VOUT和0.1mV附近的低VOUT表明两个fet之间的电压匹配良好，且漏电流较低

电压伴随着VDD的增大而增大，在vdd = 3v时达到峰值142.3V/V此外，转换电压显示出向正VIN右移的趋势为了降低电路的功耗，有必要降低VDD

因此，还研究了VDD减小时逆变器增益的变化图2c示出了CFET逆变器在300 mV和100 mV的低VDD下的电压传输特性在100 mV最小VDD下，逆变器产生1.2 V/V的增益，这是确保逆变器运行的众所周知的基准，显示了我们的CFET在超低压应用中的潜力

据我们所知，这里报道的这种超低工作电压从未在基于2D半导体的3D集成电路中报道过此外，这种用于电路工作的超低电源电压相当于成熟Si CMOS工艺中的创纪录低电平

低电源电压对于降低电路功耗非常重要CFET逆变器的静态电流和静态峰值功耗如图2d所示伴随着VDD的下降，IDD显著下降P=VDDtimes的静态功耗，Id被定义，并在过渡区达到其峰值如2d图所示，VDD从3 V降低到100 mV导致功耗降低约1.9倍，04次在100 mV VDD时，功耗仅为64 pW，这是基于2D TMD的逆变器的最佳报告值之一

如图2e所示，将作为VDD函数的电压增益与其他操作进行比较我们的CFET逆变器具有出色的增益和低电压运行能力我们器件的反相器的增益比基于MoS2电阻的nMOS反相器或者其他基于MoS2的异质CMOS反相器的增益高几倍，而且在每个VDD都是最高的

此外，与2D—2D集成CFET相比，我们的逆变器增益在每个VDD都要高得多，在3V VDD时大约高14.5倍图示显示了VDD < 0.5V时的细节我们的逆变器在创纪录的低VDD下显示出高增益除了出色的开关性能，与基于其他2D材料的CFET相比，我们的CFET逆变器具有晶圆级集成能力

一方面，SOI技术已经成熟并广泛应用于现代集成电路中另一方面，厚度可控的圆片级转移CVD MoS2非常适合大面积集成，并且由于其低热预算转移工艺，与现代硅技术完全兼容

图2顶部nFET和底部pFET以及异质CFET反相器的电学特性a . mos 2 nfet和SOI pFET的ID—VCG传输特性b . mos 2 nfet和SOI pFET的ID—VD输出特性

c，CFET变频器在VDD = 0.5V—3.0V时的电压传输特性和增益插图说明在很低的VDD=0.3V和0.1V时d，CFET变频器的工作状态该图示出了峰值功耗伴随着VDD的降低而降低

E.不同电源电压下先进硅基CFET和2D半导体逻辑反相器的电压增益比较图显示了低电源电压下的特写

2.2 soi—mos2c fet中nFET/pFET平衡的问题和解决方案

CMOS电路的操作需要nFET和pFET在驱动能力和漏电流方面的平衡硅中的电子迁移率比空穴迁移率高得多为了补偿迁移率的差异，pFET的宽度通常是nFET的两倍，以平衡传统Si CMOS中nFET/pFET的驱动能力，如图所示这降低了电路集成的密度

另一方面，nFET和pFET的VTH应该匹配，以具有相当的漏电流和开/关电流比在传统的Si—CMOS中，这通常通过在nFET和pFET中使用不同的金属栅极材料来实现，这需要多次光刻和复杂的工艺步骤

与传统的硅CMOS相比，SOI—mos 2 fet具有更好的nFET/pFET平衡能力MoS2和Si之间的载流子迁移率和带隙匹配良好，如图3c所示

根据最近的报道，多层MoS2的电子迁移率约为10—100厘米V—1s—1，其匹配Si沟道中的空穴迁移率，并确保兼容的驱动电流使用顶部氧化物半导体的CFET是一个有趣的替代方案，因为氧化物半导体的直接沉积可以简化工艺

可是，考虑到MoS2晶体管的带隙，迁移率和缩放能力的匹配，我们工作中提出的Si— MoS2是先进技术节点中最有吸引力的解决方案之一此外，我们的CFET架构可以显著减小SOI—mos 2 fet中的器件面积，并提高集成密度，因为nFET和pFET的宽度是一致的，如图3b所示此外，用于VTH调谐的nFET和pFET中的不同金属栅极可以通过具有单个光刻步骤的3D堆叠工艺方便地形成

用于平衡SOI—mos 2 fet中的nFET和pFET的额外栅极位于MoS2nFET沟道的顶部，如图3b所示沉积20nm的HfO2和40nm的Au分别作为栅电介质和栅电极顶部MoS2nFET的VTH可以通过改变VTG由界面耦合效应来调制图3d示出了伴随着VTG从—4V增加到3V，MoS2nFET的VTH从1.2V减少到—3.8V由于n/pFET的更好平衡，nFET VTH的调制进一步将逆变器的增益增加到177.2V/V

通过调谐VTH，逆变器的噪声容限也显著提高图3e示出了当VTH从3V变为—4V时，CFET的总噪声容限从73.1%增加到91.5%的大噪声容限有利于CFET在低电源电压下可靠工作额外的门也可以用于在高操作速度和低功耗模式之间切换电路这是通过VTG调制MOSFET的开态和关态电流来实现的

伴随着VTG从—4V增加到3V，通态电流从80.7 nA增加到11.5mua，工作频率较高，如图3f所示这种情况的折衷是关断电流增加，导致更高的功耗SOI的全局背栅也可以用于调制pFET的VTH，类似于传统SOI CMOS中的VTHVBG和VTG的使用可以结合到CFET的操作中来进一步提高性能

图3SOI—MOS 2C FET在nFET/pFET平衡中的优势甲，乙.比较传统Si CMOS和SOI—MoS2异质CFET的原理图c .各种2D材料，超薄半导体和氧化物半导体之间的能隙和载流子迁移率的比较VTG对nFET VTH的调制和逆变器的增益

E.当VDD=3 V时，VTG对逆变器噪声容限的影响f . VTG对nFET通态和断态电流的调制

3.mos 2/Si as ，步骤光电系统的应用

SOI—MoS23D堆叠结构也可以用于其他应用SOI—MoS2 fet结合了暴露mos 2的高量子效率和反相器的高增益，可以将不同强度和波长的光信号直接转换成数字电信号在传统的光电子系统中，使用多个元件来实现该功能，如图4a所示

入射光信号首先被光电探测器转换成电信号然后，通过跨阻放大器增强微弱电流信号TIA的输出通常是模拟信号，其幅度受光强和波长的强烈影响波形整形器也用于将模拟信号转换成数字信号

利用SOI—mos 2 fet将光信号直接转换成数字信号，不受强度和波长的影响这是通过MoS2的高量子效率和SOI—mos 2 fet的高增益实现的，如图4a所示在光照下，由于光诱导栅效应，暴露的MoS2沟道表现出负的VTH频移MoS2nFET的VTH频移很大程度上由光强和波长决定，并且由于较强的吸收系数，它在较短的波长处更明显，如图4b所示

相反，长波长的光在二硫化钼薄膜中吸收很少，从而导致较少的VTH频移VTH上的光强度调制是相似的如图4c所示，伴随着光强度的增加，由于更强的光诱导栅极效应，VTH降低得更多

2N MoS2nFET中VTH的失调导致SOI—mos 2 fet反相器中VM的失调图4d示出了在各种光波长下逆变器的VIN—VOUT曲线在更短的波长下，由于下拉晶体管更强的驱动能力，VM的负偏移更大

用作步骤对于光学器件，SOI—mos 2 fet的共栅偏置在VM附近，VM位于反相的边缘如图4a的下图所示，伴随着VM的略微降低，逆变器的输出从1下到0由于反相器的高增益，逻辑状态的转变发生在强光或弱光响应下

如图4e所示，CFET的偏置电压为VIN=—500 mV，VDD=3 V选择VIN值以将反相器的VOUT设置为高电平，并在黑暗中接近VM当灯周期性地打开和关闭时，VOUT分别周期性地变为低逻辑电平和高逻辑电平，并且电压摆动很大

因此，我们的设备可以一步将光信号转换为数字信号与传统的光电系统相比，这步骤该装置更加紧凑和经济此外，我们还证明了我们的SOI— MoS2异质CFET可以进一步用作检测NO2和NH3的气体传感器，因为MoS2和Si对这种氧化气体和还原气体具有高灵敏度

图4SOI—mos 2—CFET as ，步骤光电器件的应用a .传统光电系统与SOI —MoS2— CFET作为一步光电探测器的对比示意图b，在669mu恒定光强cm—2下不同波长对MoS2nFET的影响

C.固定波长为700 nm的不同光强对mos 2 nfet VTH的影响d，在669muW—2光强不变情况下不同波长对SOI— MoS2反相器传输特性的影响

E.SOI—mos 2 fet反相器的输出波形在光脉冲下表现为大电压摆幅的数字信号。

4.结论

在这个项目中，我们报道了一个包含SOI基pFET和MoS2基nFET的3D堆叠异质CFET我们的晚餐，MoS2CFET反相器在VDD=3 V时的电压增益为142.3，优于已报道的基于全硅CMOS或全2D材料的CFET

在VDD=100 mV时，我们的CFET显示电压增益为1.2，功耗低至64 pW，这使得它在低功耗应用中具有竞争力SOIndashMoS2CFET还提供灵活的nFET/pFET平衡能力，具有匹配良好的迁移率，堆叠n/p金属栅极的简单工艺以及用于VTH调谐的额外顶部栅极我们的CFET还可以用于制造紧凑的一步光电系统，其中光信号在单个设备中直接转换为电子数字信号，以及用于检测NO2和NH3的气体传感器

另一方面，我们还开发了4英寸晶圆级集成技术，将成熟的SOI工艺与CVD生长的MoS2低温转移相结合SOI技术因其可缩放性而被广泛应用于先进的超大规模集成电路中

因此，我们的SOIndashMoS2异质集成方法可用于开发高3D面积效率，低加工难度，低功耗，功能新颖的商用器件，为2D半导体从实验室向产业过渡提供了切实可行的途径。

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